Code Browser Pages:
Files in
vmm_eth.tar


call_back.sv
cfg_intf.sv
cfg_xtor.sv
chan.sv
cov.sv
env.sv
file_list
host_driver.sv
host_intf.sv
host_xtor_rx.sv
host_xtor.sv
phy_driver.sv
phy_intf.sv
phy_xtor_rx.sv
phy_xtor.sv
pkt_generator_rx.sv
pkt_generator.sv
pkt.sv
pro.sv
run
rx_pkt.sv
sb.sv
tb_top.v
timescale.v
top.sv
Current file: verilog_top.v 



module Top();

reg Clock;
wire [14*8 - 1:0]pkt;
wire [31:0] Pkt_no;
wire [12*8 - 1:0]Pkt_byte;

initial
begin
$athdl_wave;
Clock = 0;
forever #10 Clock = ~Clock ;
end




vera_shell vshell (
.SystemClock(Clock),
.dbg_Clk(Clock),
.dbg_pkt(pkt),
.dbg_Pkt_no(Pkt_no),
.dbg_Pkt_byte(Pkt_byte)
);





endmodule