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vmm_eth.tar


call_back.sv
cfg_intf.sv
cfg_xtor.sv
chan.sv
cov.sv
env.sv
file_list
host_driver.sv
host_intf.sv
host_xtor_rx.sv
host_xtor.sv
phy_driver.sv
Current file: phy_intf.sv
phy_xtor_rx.sv
phy_xtor.sv
pkt_generator_rx.sv
pkt_generator.sv
pkt.sv
pro.sv
run
rx_pkt.sv
sb.sv
tb_top.v
timescale.v
top.sv
verilog_top.v 



// by gopi@testbench.in
`ifndef PHY_INTF_CLASS
`define PHY_INTF_CLASS
`define OUTPUT_EDGE  PHOLD  `1


interface phy_intf (input logic clk);

  wire [2:0] Speed        ;
  wire       Tx_er        ;
  wire       Tx_en        ;
  wire [7:0] Txd          ;
  wire       Rx_er        ;
  wire       Rx_dv        ;
  wire  [7:0]Rxd          ;
  wire       Crs          ;
  wire       Col          ;

  parameter SETUP_TIME = 1;
  parameter HOLD_TIME = 1;

  clocking cb@(posedge clk);
    default input #SETUP_TIME output #HOLD_TIME;

    input     Speed         ;
    input     Tx_er         ;
    input     Tx_en         ;
    input     Txd           ;
    output    Rx_er         ;
    output    Rx_dv         ;
    output    Rxd           ;
    output    Crs           ;
    output    Col           ;

  endclocking

endinterface


`endif